Системная плата IBM PC386 с набором чип-сета 8230, изображенная на рисунке 1.3, имеет следующую систему шин:
1. 32-битовая локальная шина адреса Lokal Bus А[31/02] связывает:
- CPU 80386,
- FPU 80387 или WEITEK WTL3167, если имеется его розетка,
- буферы адреса 82A303 и 82A304,
- контроллер DRAM 82A302;
2. 24-битовая системная шина адреса IO Channel Bus SA[23/00] формируется буферами адреса 82A303, 82A304 и используется в подсистеме ввода-вывода для карт расширения УВВ;
3. 24-битовая шина расширения адреса Peripherial Bus XA[23/00] формируется буферами адреса 82A303, 82A304 и используется контроллером IPS 82C206 также для доступа к ROM BIOS, а часть адреса XA[01/00] - и для доступа к портам модулей системной поддержки;
4. 10-битовая шина адреса DRAM MA[09/00] - мультиплексируемая шина для передачи адреса из контроллера MC 82A302 в DRAM для доступа к ячейкам DRAM;
5. 32-битовая локальная шина данных Local Bus D[31/00] - двунаправленная шина с Z-состоянием, подключена к нагрузочным сопротивлениям 32х10 КОм и коммутирована к сопроцессору и буферам данных DBF 82A305.
Локальные шины A[31/02], D[31/00] и XA[01/00] могут быть организованы в подсистему расширения локальной шины VESA, для использования в системе скоростных 32-битовых УВВ, минуя арбитраж.
6. 16-битовая системная шина данных IO Channel Bus SD[15/00] формируется на буферах данных DBF 82A305 и двунаправленных шинных формирователях IO BUS типа 74S245.
7. Для доступа к ROM BIOS используется локальная шина RD[15/00], преобразование которой в шину IO Cannel Bus SD[15/00] производит второй шинный формирователь IO BUS 74S245. Системные шины доступны, если управляющая ПЛИС PAL16L8 (системный контроллер SC 82C301) декодировала одну из комбинаций управляющих сигналов, предназначенных для доступа к картам УВВ.
8. 32-битовая шина данных DRAM System Memory Bus MD[31/00] связывает DRAM и буфер данных DBF 82A305. Полная ширина линий MD[31/00] выведена и на специальный разъем расширения DRAM.
9. 8-битовая шина расширения данных Peripherial Bus XD[07/00] предназначена для доступа к информации периферийных портов обрамления УВВ, расположенных в контроллерах SC 82A301, MC 82A302, IPC 82C206. Для организации доступа к 8-битовым устройствам через 16-битовую магистраль IO Cannel Bus SD[15/00], используются два цикла обмена, в течение которых на Peripherial Bus XD[07/00], через буфер I/O BUS 74S245, посылается от/к УВВ по одному байту.
В слотах УВВ имеются разъемы для набора сигналов группы интерфейсов XT/AT-BUS.
Контрольные вопросы.
1. Что связывает локальная шина микропроцессора?
2. Какую разрядность имеют локальная и системная шины данных?
3. Какую разрядность имеет локальная адресная шина микропроцессора?
4. К какому объему адресного пространства может иметь прямой доступ CPU i386?
5. Сколько байт может быть передано одновременно по системной шине ISA?
6. Сколько байт информации может быть передано одновременно в/из DRAM?
7. В чем особенность адресной шины DRAM?
8. Сколько портов ввода-вывода можно адресовать через системную шину адреса?
